FinFET 靜電保护設計研究 (ARD/170)

隨著CMOS技術尺寸縮小到20nm以下，傳統的平面器件對於溝道的較弱柵控已經無法滿足尺寸縮小和漏電的要求。FinFET(Fin Field Effect Transistor) 技術作為新一代的CMOS技術而出現。与傳統的平面MOS晶體管相比，FinFET技術因其具有3D的溝道結構而可以有更強的柵控能力和更低的漏電流。但是，FinFET工艺同時也對靜電保護設計(ESD)提出了新的挑戰。其中一個挑戰是由工艺尺寸縮小所引起的。靜電設計窗口會隨著柵氧擊穿電壓的降低而縮小。另外，由於其具有3维细鳍的結構，其中的熱傳導和電荷放電都會非常困難。傳統的柵接地NMOS（GGNMOS）和二極管的靜電保護效果會受到極大影響。而且，有效的靜電泄放路徑也會受到FinFET工藝規則的限製而變窄。本項目將著重研究靜電防護的仿真与設計方法學。利用TCAD（計算機輔助設計）仿真，可以對FinFET結構的傳輸線脈衝曲线和靜電防護能力進行研究，并將研究器件參數与靜電保護能力之間的內在聯係。