ESD設計與器件模型
ART/069CP
20090701 - 20110331
10400
鄺國權先生
• A technical report to elaborate on the methodology for ESD simulation-design, including simulation strategy, algorithm, simulation method and calibration techniques.
• ESD protection hard IPs (structure and layout) for the specific process technologies (CSMC’s 200 V SOI and 0.35 um logic process )
• Compact models based on new protection structure developed from this technology
無鍚華潤上科技有限公司 [贊助機構]
香港興華半導體工業有限公司 [贊助機構]
ESD已經成為集成電路工業最重要的可靠性問題之一。片上ESD保護電路是IC免于ESD損傷的唯一途徑。目前﹐ESD設計主要依靠反復試驗法﹐這種方法很費時而且不能得到最佳的保護結構。因此﹐發展一種更好的ESD設計方法不僅是技術需要﹐也是市場的需要。這項專案目的是發展一種ESD仿真設計方法學以便解決ESD設計所面臨的主要問題。本專案所發展的技術將提供以下三種能力﹕1) 預測能力﹐即只需輸入保護結構的版圖﹐即可計算出該結構的ESD保護水平﹔2) 優化能力﹐即通過調整版圖參數﹐可以使ESD保護能力得到最大﹔ 3) 設計能力﹐即針對特定的工藝﹐可以產生一個優化的保護電路。 該專案所提出的實驗設計建模方法將作為一個完整的設計方法學的基礎。此專案將利用SYNOPSYS公司的TCAD作為工具﹐利用經驗模型來預測給定電路的I-V特性和抵抗ESD的水平。ESD仿真設計能力的發展填補ESD設計的技術空白﹐為集成電路的ESD保護提供明顯的技術驅動